Обзор процессоров и шин ПВМ начиная с 386 машин

- Ошибка четности; д - Буфер пере-

датчика свободен; е - Разрешение чтения слова

состояния; ж - Сброс триггера " Данные гото-

вы"

УСАПП заключен в корпус с 40 выводами и является дуплексным

устройством (т. е. может передавать и принимать одновременно).

Он выполняет логическое форматирование посылок. Для подключе-

ния УСАПП могут потребоваться дополнительные схемы, однако нет

необходимости в общем тактовом генераторе, синхронизирующем

УСАПП и то устройство, с которым установлена связь. В передат-

чике УСАПП предусмотрена двойная буферизация, поэтому следую-

щий байт данных может приниматься из процессора, как только

текущий байт подготовлен для передачи.

Выпускаются микросхемы УСАПП со скоростями передачи до 200

Кбод. Скорость работы передатчика и приемника (не обязательно

одинаковые) устанавливаются с помощью внешних генераторов,

частота которых должна в 16 раз превышать требуемую скорость

передачи. Сигналы от внешних генераторов поступают на раздель-

ные тактовые входы приемника и передатчика.

Обычно и микропроцессор, и устройства ввода-вывода подклю-

чаются к своим УСАПП параллельно. Между УСАПП действует после-

довательная связь (например по стандарту RS-232C).

- 18 -

4. MULTIBUS

Структура магистрали, обеспечивающей сопряжение всех аппа-

ратных средств, является важнейшим элементом вычислительной

системы. Магистраль позволяет многочисленным компонентам сис-

темы взаимодействовать друг с другом. Кроме того, в структуру

магистрали заложены возможности возбуждения прерываний, ПДП,

обмена данными с памятью и устройствами ввода-вывода и т. д.

Магистраль общего назначения MULTIBUS фирмы Intel представ-

ляет собой коммуникационный канал, позволяющий координировать

работу самых разнообразных вычислительных модулей. Основой ко-

ординации служит назначение модуля системы MULTIBUS атрибутов

ведущего и ведомого.

4.1 Магистрали MULTIBUS I/II.

Одним из наиболее важных элементов вычислительной системы

является структура системной магистрали, осуществляющей сопря-

жение всех аппаратных средств. Системная магистраль обеспечи-

вает взаимодействие друг с другом различных компонентов систе-

мы и совместное использование системных ресурсов. Последнее

обстоятельство играет важную роль в существенном увеличении

производительности всей системы. Кроме того, системная магист-

раль обеспечивает передачу данных с участием памяти и уст-

ройств ввода-вывода, прямой доступ к памяти и возбуждение пре-

рываний.

Системные магистрали обычно выполняются таким образом, что

сбои проходящие в других частях системы, не влияют на их функ-

ционирование. Это увеличивает общую надежность системы. Приме-

рами магистралей общего назначения являются предложенные фир-

- 19 -

мой Intel архитектуры MULTIBUS I и II, обеспечивающие коммуни-

кационный канал для координации работы самых разнообразных вы-

числительных модулей.

MULTIBUS I и MULTIBUS II используют концепцию "ведущий-ве-

домый". Ведущим является любой модуль, обладающий средствами

управления магистралью. Ведущий с помощью логики доступа к ма-

гистрали захватывает магистраль, затем генерирует сигналы уп-

равления и адреса и сами адреса памяти или устройства вво-

да-вывода. Для выполнения этих действий ведущий оборудуется

либо блоком центрального процессора, либо логикой, предназна-

ченной для передачи данных по магистрали к местам назначения и

от них. Ведомый - это модуль, декодирующий состояние адресных

линий и действующий на основании сигналов, полученных от веду-

щих; ведомый не может управлять магистралью. Процедура обмена

сигналами между ведущим и ведомым позволяет модулям различного

быстродействия взаимодействовать через магистраль. Ведущий ма-

гистрали может отменить действия логики управления магист-

ралью, если ему необходимо гарантировать для себя использова-

ние циклов магистрали. Такая операция носит название "блокиро-

вания" магистрали; она временно предотвращает использование

магистрали другими ведущими.

Другой важной особенностью магистрали является возможность

подключения многих ведущих модулей с целью образования многоп-

роцессорных систем.

MULTIBUS I позволяет передать 8- и 16 разрядные данные и

оперировать с адресами длиной до 24 разрядов.

MULTIBUS II воспринимает 8-, 16- и 32-разрядные данные, а

адреса длиной до 32 разрядов. Протоколы магистралей MULTIBUS I

- 20 -

и II подробно описаны в документации фирмы Intel, которую сле-

дует тщательно изучить перед использованием этих магистралей в

какой - либо системе.

4.2 MULTIBUS I

MULTIBUS I фирмы Intel представляет собой 16-разрядную мно-

гопроцессорную систему, согласующуюся со стандартом IEEE 796.

На рис. 5 приведена структурная схема сопряжения с магистралью

MULTIBUS I. На рисунке не показана локальная шина и локальные

ресурсы МП 80386.

Рисунок 5 расположен на следующей странице.

Рис.5

- 21 -

╔═════════════╗

┌──────────────────────────────────────║ ║

│ ┌────────────────────────╢ ║─────┐

│ │ ┌──────────────────────╢ 80386 ╟───┐ │

│ │ │ ┌───────── ║ │ │ Разре-

│ │ │ │ ┌───────/ ║ │ │ шение

│ │ │ │ │ ╚═╤═╤═════════╝ │ │ байта

│ Состояние│ │ Данные │ │ Адрес │ └───────┐ │ │

│ МП 80386│ │ МП 80386│ │ МП 80386│ ┌─────┐ │ │ │

│ │ │ │ │ │ │ │ │ │ │

│ │ │ │ │ │ │ │ │ │ │

┌──┴──────┐ ┌────/──┐ │ │ ┌──────/ ──┐ │ │ ┌───/──┐

│Генератор│ │ Логика │ │ │ │ Дешифратор│ │ │ │Логика │

│состояния│ │S0#-S1# │ │ │ │ адреса │ │ │ │ А0/А1 │

│ожидания │ │ │ │ │ └──────┬────┘ │ │ └──┬─┬──┘

└───── ───┘ └───┬────┘ │ │ │ │ │ │ │

│ ┌─────────┴────┐ │ │ │ │ │ │ │

┌─┴─┼─────────┬────┼─────────┼─┼──────────┘ │ │ │ │

┌──­───­───┐ ┌──­────­───┐ ┌─ /──────┐ ┌─/──────/──┐

│ Арбитр │ │ Контроллер│ │ Приемо- │ │ Адресные │

│магистрали│ │ магистрали│ │передатчик│ │ фиксаторы │

│ 82289 │ │ 82286 │ │ данных │ └─────────────┘

└──────────┘ └───────────┘ └──────────┘    

        Данные │ │ Адрес

│ │ │ │ MULTIBUS │ │ MULTIBUS

­ ­ ­ ­ ­ ­

═════════════════════════════════════════════════════════════════

MULTIBUS I

- 22 -

4.3 Пример интерфейса магистрали MULTIBUS I

Один из способов организации взаимодействия между МП 80386