Электротехника и основы электроники

Рассмотрим принцип работы схемы. Если на все входы (в данном случае на три) подан высокий положительный потенциал ( x1=x2=x3=1),


Рис. 7


транзистор VT1 закрывается, потенциал коллектора VT1 близок к напряжению +Eк, что приводит к отпиранию транзистора VT2. Напряжение на выходе VT2 устанавливается низким, т.е. выходной сигнал соответствует логическому нулю (F=0).

При наличии на одном из входов логического нуля, например, x1=0, VT1 открывается. На коллекторе транзистора VT1 в этом режиме устанавли-вается низкий потенциал, и что приводит к закрытию транзистора VT2. На выходе устанавливается высокий потенциал, соответствующий логической единице, т.е. при x1=0 F=1 при любом состоянии входов x2 и x3. Таким обра-зом схема реализует функцию ЗИ-НЕ.


    1. Логические элементы на основе полевых транзисторов


      1. МОП-транзисторная логика на ключах одного типа проводимости


Одним из основных достоинств полевых транзисторов с изолирован- ным затвором (МОП-транзисторов) по сравнению с биполярным является более высокая технологичность и возможность изготовления на одной под-ложке большого числа приборов с идентичными параметрами. Кроме того, полевые транзисторы имеют очень высокое входное сопротивление и практически не потребляют мощности по входной (затворной) цепи.

Если логические элементы на базе полевых транзисторов выполнены по интегральной технологии, то в качестве нагрузки ключевого транзистора с точки зрения упрощения технологии оказывается более выгодным исполь-зовать не резистор, а второй МОП-транзистор, у которого затвор и исток замкнуты.

Транзисторы пМОП-типа являются в 2-3 раза более быстродействую-щими по сравнению с транзисторами рМОП-типа и требуют меньшей пло-щади полупроводниковой поверхности, существенно более экономичны и поэтому часто используются в микромощных БИС.

На рис. 8 представлен инвертор на МОП-транзисторах с п-каналом и использованным затвором. Нагрузкой инвертора в этой схеме служит тран-зистор VT1, затвор которого соединен с источником положительного напря-


Рис. 8


жения. Поскольку вольт-амперная характеристика транзисторов нелинейна, то и выходное сопротивление при переключении изменяется нелинейно. По этой причине данная схема получила название ключа с нелинейной нагрузкой.

Транзистор VT2 называется активным (управляющим). При низком входном потенциале (логический ''0'' на входе) транзистор VT2 закрыт, ток

-9 -10

стока IС=10 – 10 А и менее, VВЫХ EК (логическая ''1'' на выходе).

Когда на входе высокий потенциал (логическая ''1'' на входе), транзис-тор VT2 отпирается, сопротивление канала резко падает и VВЫХ 0 (логичес-кий ''0'' на выходе). Таким образом, в результате переключения транзистора выходное напряжение изменяется от EК до 0, т.е. схема реализует логичес-кую функцию НЕ.


3.3.2. МОП-транзисторная логика на комплиментарных транзисторах

(КМОП-логика)


В основу построения данной логики положен комплиментарный

транзисторный ключ, состоящий из последовательно соединенных полевых транзисторов с разным типом проводимости канала (рис. 9). В такой схеме коммутируются оба транзистора одновременно, так как затворы их соедине-ны, т.е. на оба затвора поступает управляющий сигнал.


Рис. 9


При низком уровне входного сигнала открыт транзистор VT2 с р-каналом, а транзистор VT1 с п-каналом закрыт. При этом выходное напряже- ние снимаемое со стоков обоих транзисторов, примерно равно ЕО.

При высоком уровне входного сигнала открыт транзистор VT1, а тран- зистор VT2 закрыт, т.е. выходное напряжение близко к нулю. Схема реали-зует логическую функцию НЕ.

Основным достоинством этой схемы по сравнению с предыдущей является то, что в статическом состоянии один из транзисторов всегда зак-рыт, и поэтому мощность, потребляемая от источника питания, очень мала. Расход мощности источника питания происходит только при переключении транзисторов и определяется в основном процессами перезаряда паразитных емкостей.

Недостатки схем на комплиментарных транзисторах – большое число элементов в логических схемах, усложнение технологии их изготовления, что приводит к увеличению площади кристалла и стоимости изготовления по сравнению с интегральными схемами на однородных МОП-транзисторах.


3.4. Эмитеррно-связанная логика (ЭСЛ)


В логических элементах ЭСЛ в качестве ключа применяют транзисторные переключатели тока, производящие переключение тока от одной нагрузки к другой (рис. 10).


Рис. 10


Принцип работы переключателя тока аналогичен принципу работы дифференциального усилительного каскада в режиме ограничения амплиту-ды выходного сигнала. На базу транзистора VT2 дифференциального усили-теля подается напряжение смещение ЕСМ, а а переключение тока IО генерато-ра тока с транзистора VT1 на транзистор VT2 происходит за счет подачи на базу транзистора VT1 управляющего сигнала от внешнего источника. Для надежного переключения транзисторов достаточно изменения уровня вход-ного управляющего сигнала примерно на 0,5 0,6 В.

Глубокая отрицательная обратная связь по току в схеме дифферен-циального каскада обусловливает то обстоятельство, что коллекторный ток каждого из транзисторов не может превысить ток генератора тока в эмиттер-ной цепи транзисторов. Выбором элементов схемы можно добиться выпол-нения условия IО < IК.НАС, поэтому транзисторы не переходят в режим насыще-ния и при переключении остаются в активном режиме. Эта особенность в сочетании с хорошими частотными свойствами транзисторов и самой схемы переключателей тока определяет ее высокое быстродействие. Время переключения таких схем может быть порядка нескольких наносекунд.

Связь между транзисторами в переключателе тока осуществляется через генератор тока, включенный в неразветвленную цепь эмиттеров транзисторов. Это обстоятельство обуславливает название логических элементов, построенных на рассмотренном типе ключа, – эмитеррно-связанная логика.

Рассматриваемая схема имеет два выхода: F1 и F2. На выходе F2 фик-сируется результат операции эквивалентности F2 = x, а на выходе F1 – опера-ции НЕ F1 = x.

Когда на логическом входе действует напряжение логической едини-цы (x = 1), транзистор VT1 открывается, а VT2 – запирается. При этом на логическом выходе F2 имеем логическую единицу (F2 =1), а на выходе F1 – логический ноль (F1 =0).

Если напряжение на входе элемента становится равным напряжению логического ноля (x=0), транзистор VT1 закрывается, а транзистор VT2 открывается. В этом случае на логическом выходе F1 имеем логическую единицу (F1 =1), а на логическом выходе F2 – логический ноль (F2 =0).


3.5. Интегральная инжекционная логика (ИІЛ-логика)


Схемы ИІЛ выпускаются только в интегральном исполнении. ИІЛ-схемы работают с весьма малыми перепадами логических уровней и требуют минимальной площади поверхности полупродниковой подложки. Показатель степени ''два'' в обозначении указывает на то, что транзистор, осуществляющий питание (инжектор), работает в режиме двойной инжекции.

На рис. 11 изображен инвертор, выполненный в интегральной инжекционной логике. Питание ИІЛ-схем осуществляется от источника тока через p-n-p-переход транзисторов VTП, имеющих общую эмиттерную p-область, называемую инжектором. Транзисторы VTП имеют продольную структуру, причем p-область базы транзистора VTП физически совмещена с эмиттерной p-областью транзистора VT.


Рис. 11


Изменение значений переменной X на входе изменяет путь тока инжекции IП = αU∙I. При X=1, соответствующей высокому потенциалу на входе, ток IП поступает на базу транзистора VT, вызывая его насыщение. На выходе устанавливается низкий потенциал, соответствующий логическому ''0'': F =0. При X=0, что соответствует входному потенциалу близкому к нулю, весь ток IП поступает во входную цепь. Транзистор VT закрывается, и на выходе устанавливается высокий потенциал: F =1.


Параметры логических элементов


Средняя потребляемая мощность – Pср


Pср = 0,5(Pє + P№),

где Pє – мощность потребляемая логическим элементом, находящимся в состоянии ''0'', P№ – в состоянии ''1''. При возрастании частоты переключений элемента потребляемая мощность может существенно возрасти.

Коэффициент объединения по входу Коб – определяет максимальное число входов логического элемента. Основные логические элементы имеют Коб = 2 – 4. Увеличение числа входов достигается применением специаль-ного устройства – расширителя. При этом удается получить Коб >10.

Коэффициент разветвления по выходу (нагрузочная способность) Кразв, определяет максимальное число аналогичных микросхем, которое можно подключить к данному логическому элементу без нарушения его нормальной работы. Выпускаемые промышленностью логические элементы имеют Кразв = 4 – 10. Увеличить нагрузочную способность можно, подключив к выходу логического элемента буферный усилитель.

Быстродействие – характеризуется временем задержки распрастране-

ния сигнала и определяет быстроту реакции логического элемента при воздействии входного напряжения.

Помехоустойчивость – характеризует невосприимчивость логических элементов к изменению своих состояний под воздействием напряжения помех. Помехоустойчивасть оценивается наибольшим напряжением помехи, которая не вызывает ложного срабатывания логического элемента.

В таблице 3 приведены основные параметры цифровых логических элементов различных типов.


Таблица 3



Параметр

ТТЛ

ЭСЛ

ИІЛ

п-МОП

КМОП

Напряжение пи-

тания Ек, В


Потребляемая мощность Рср, мВт


Коб


Кразв


Быстродействие,

нс


Генерация помех


Уровень допусти-

мых помех

5


2 – 44


2 – 8


10


5 – 20


Сильная


0,8

-5,2


35


2 – 5


15


0,7 – 3


Отсутствует


0,15

1,0


0,01 – 0,1


1


5 – 10


10 –20


Малая


0,1


5


0,1 – 1,5


2 – 5


100 – 200


20 –200


Малая


0,5

3 – 15


0,01 – 0,1


2 – 5


100 – 200


50 –100


Малая


0,4 Ек

  1. ТРИГГЕРЫ


Триггером называют устройство, обладающее двумя состояниями устойчивого равновесия и способное скачком переходить из одного состоя-ния в другое.

Триггеры являются базовыми элементами при построении счетчиков, регистров, дешифраторов и других устройств импульсной техники.

Характерной особенностью триггеров является способность сохранять двоичную информацию (состояние ''0'' или ''1'') после окончания действия входных импульсов. Это свойство обусловлено тем, что факторами, опре-деляющими состояние триггера, являются не только внешние управляющие сигналы, но и внутренние сигналы самого триггера (сигналы обратной связи). Поэтому триггер может быть использован как элемент памяти, а совокупность триггеров может запомнить и хранить код некоторого числа.

В интегральной минросхемотехнике триггеры выполняют либо на основе логических интегральных элементов, либо как завершенный функциональный элемент в виде микросхемы.

Триггеры можно классифицировать по функциональному признаку и способу управления.

По функциональному признаку различают триггеры R, S, D, T, J-K и других типов.

По способу управления различают асинхронные и тактируемые. В асинхронных триггерах переключение из одного состояния в другое осуществляется непосредственно с поступлением сигнала на информацион-ный вход. В тактируемых триггерах кроме информационных входов имеется вход тактовых импульсов. Переключение происходит только при наличии разрешающего, тактирующего импульса.


4.1. R-S-триггер


Асинхронный R-S-триггер представляет собой устройство, которое составляет основу всех остальных типов триггеров. Название происходит от двух английских слов – ''set-reset'' (''устанавливать-сбрасывать''). Схема R-S-триггера представляет собой два логических элемента ИЛИ-НЕ (И-НЕ), замкнутых в кольцо (рис.12,а). Условное графическое обозначение R-S-триггера на электрических схемах приведено на рис. 12,б.

Схема имеет два входа: S и R, и два выхода: прямой Q и инверсный Q. В исходном состоянии (S = R = 0) на выходе Q имеем логическую единицу, а


а б


Рис. 12

а – условное графическое обозначение асинхронного R-S-триггера;

б – схема R-S-триггера;


на выходе Q – нуль. При подаче сигнала на вход триггер должен устанавли-

ваться в состояние логической единицы на входе Q и логического нуля на выходе Q. При подаче сигнала на вход R триггер устанавливается в исход-ное состояние: логический нуль – на выходе Q и логическая единица – на выходе Q.

Для R-S-триггера комбинация на входе ''R = 1, S = 1'' является запрещенной.

Работа асинхронного R-S-триггера однозначно описывается таблицей истинности (табл. 4).


Таблица 4



Такт n

Такт n +1

R ⁿ

S ⁿ

Q ⁿ №

0

0

1

1

0

1

0

1

0

1

0

неопределенность

Для R-S-триггера на элементах И-НЕ входы R и S будут инверсные по сравнению со схемой рис. 12.

Синхронный R-S-триггер имеет три входа. Два из них логические: вход S является входом установки триггера в единицу, вход R является входом установки триггера в ноль (сброса). Третий вход С в синхронных системах служит для приема тактовых импульсов и не имеет логического значения. Условное графическое обозначение синхронного R-S-триггера приведено на рис.13.


Рис. 13


4.2. Д-триггер

Для приема информации по одному входу используют Д-триггеры. На рис. 14 приведено условное графическое обозначение Д-триггера. Из табли- цы истинности Д-триггера (табл. 5) следует, что логическое значение пере-менной в такте n+1 совпадает со значением входной переменной в