Двійково-десятковий лічильник у коді 4221

Двійково-десятковий лічильник у коді 4221.

Пояснювальна записка

ЗМІСТ

ВСТУП

В пояснювальній записці розглядається розробка на тему “двійково-десятковий лічильник у коді 4221”. Розробка виконана для кафедри „Комп’ютерні системи та мережі” Чернівецького національного університету імені Юрія Федьковича.

Пристрій, який розробляється, дозволяє зробити підрахунок імпульсів, що подаються на вхід, у двійково-десятковому коді з ваговими значеннями розрядів 4221 та подальше його виведення у вигляді десяткового (унітарного) коду.

Пристрій розроблено на основі логічних мікросхем серії К500, які в с свою чергу основані на емітерно зв’язній логіці. В пристрої використовуються ІС двох типів: АБО та АБО-НЕ – а також RS-тригери та лічильник (в якості генератора коду для адресних входів мультиплексора).

В якості програми для моделювання використовується Proteus.

Пристрій може використовуватися для систем, окремі частини яких працюють у коді 4221 (якщо вивести на загальну шину вхідні сигнали Q1, Q2, Q3, Q4). Таким чином, за допомогою даного пристрою можна будувати схеми керування багаторозрядними десятковими індикаторами або використовувати його в якості дільника частоти послідовності імпульсів з коефіцієнтом ділення 10, 100, 1000 чи 10000.

1. ОГЛЯД І ПРИНЦИПИ РОБОТИ ЛІЧИЛЬНИКІВ

Весь теоретичний матеріал взято з підручника Бабич М.П, Жуков І.А. Комп’ютерна схемотехніка. Навчальний посібник, де він найкраще викладений та стосується суті даної розробки [3].

1.1. Загальна характеристика лічильників

Лічильником називається типовий функціональний вузол комп'ютера, призначений для лiчби вхідних імпульсів. Лічильник являє собою зв’язаний ланцюг Т-тригерів, які утворюють пам’ять iз заданим числом сталих станів (рис. 1.1).

Рис.1.1. Логічна структура лічильника

Розрядність лічильника n дорівнює числу T-тригерів. Кожний вхідний імпульс змінює стан лічильника, який зберігається до надходження наступного сигналу. Значення виходів тригерів лічильника Qn,Qn–1,...,Q1 відображають результат лічби в прийнятій системі числення. Логічна функція лічильника позначається буквами СТ (counter).

Список мікрооперацій лічильника вміщує попереднє встановлення в початковий стан, інкремент або декремент слова, яке зберігається, видачу слів паралельним кодом та ін.

Вхідні імпульси можуть надходити на лічильник як періодично, так і довільно розподіленими у часі. Амплітуда і тривалість лічильних імпульсів мають задовольняти технічні вимоги для серій мікросхем, які використовуються.

Лічильник є одним з основних функціональних вузлів комп’ютера, а також різних цифрових керуючих та інформаційно-вимірювальних систем.

У лічильниках використовуються три режими роботи: керування, накопичення і ділення. У режимі керування зчитування інформації виконується після кожного вхідного лічильного імпульсу, наприклад, в лічильнику адреси команд. У режимі накопичення головним є підрахунок заданого числа імпульсів або лічба протягом певного часу. У режимі ділення (перерахунку) основним є зменшення частоти надходження імпульсів в КЛЧ разів. Більшість лічильників може працювати в усіх режимах, проте в спеціальних лічильниках-дільниках стани в процесі лічби можуть змінюватися в довільному порядку, що дозволяє спростити схему вузла.

Основне застосування лічильників:

• утворення послідовності адрес команд програми (лічильник команд або програмний лічильник);
• підрахунок числа циклів при виконанні операцій ділення, множення, зсуву (лічильник циклів);
• одержання сигналів мікрооперацій і синхронізації; аналого-цифрові перетворення і побудова електронних таймерів (годинників реального часу).

Лічильники класифікують за такими ознаками:

• способом кодування – позиційні та непозиційні;
• модулем лічби – двійкові, десяткові, з довільним постійним або змінним (програмованим) модулем;
• напрямком лічби – прості (підсумовуючі, віднімальні) і реверсивні;
• способом організації міжрозрядних зв’язків – з послідовним, наскрізним, паралельним і комбінованим переносами (позикою);
• типом використовуваних тригерів – T, JK, D в лічильному режимі;
• елементним базисом – потенціальні, імпульсні та потенціально-імпульсні.

За видом переходів прості лічильники (Лч) розподіляються на підсумовуючі (прямої лічби) і віднімальні (зворотної лічби). У підсумовуючих лічильниках кожний доданий імпульс U+ збільшує стан на одиницю, тобто реалізується мікрооперація інкремента Лч:= Лч+1. У віднімальних лічильниках кожний віднімальний імпульс U – зменшує стан на одиницю, тобто реалізується мікрооперація декремента Лч:= Лч–1. Реверсивні лічильники мають переходи в прямому і зворотному напрямках, що дозволяє рахувати підсумовуючі та віднімальні імпульси.

До часових характеристик лічильників відносяться роздільна здатність, швидкодія і час встановлення (перемикання) коду.

Роздільна здатність tрз визначається мінімальним інтервалом часу між двома вхідними імпульсами, при якому ще зберігається працездатність лічильника. Параметр tрз задають часом перемикання tТ першого (молодшого) тригера лічильника, тобто tрз=tТ, оскільки він перемикається під дією кожного вхідного імпульсу.

Швидкодія лічильника визначається максимальною частотою Fm надходження вхідних імпульсів в режимі ділення й обчислюється за формулою Fm = 1/tТ. Час встановлення коду tвст відраховується від початку вхідного імпульсу до моменту отримання нового стану. Даний параметр дозволяє обчислювати швидкодію лічильника в режимі керування із співвідношення Fm.к=1/(tвст + tзч), де tзч – час зчитування інформації.

Міжрозрядні зв’язки забезпечують вироблення сигналів перенесення в старші розряди при додаванні імпульсів і сигналів позики – при відніманні. Від виду їх реалізації суттєво залежать параметри tвст і Fm.к.

У лічильниках з послідовними перенесеннями тригери перемикаються почергово після кожного вхідного імпульсу в напрямку від молодших розрядів до старших. Такі лічильники називаються послідовними або асинхронними. У лічильниках з паралельними перенесеннями тригери перемикаються одночасно після кожного вхідного імпульсу, такі лічильники називаються паралельними або синхронними.

1.2. Двійкові підсумовуючі та віднімальні лічильники

Двійкові лічильники реалізують лічбу вхідних імпульсів у двійковій системі числення. У двійковому підсумовуючому лічильнику перенесення Рi в сусідній старший розряд Qi+1 виникає в тому випадку, коли в момент надходження чергового лічильного імпульсу U+ всі молодші розряди находяться в одиничному стані, тобто Pi=U+QiQi–1...Q1=1. Після вироблення перенесення старший розряд перемикається в стан «1», а всі молодші розряди – в стан «0».

Асинхронні підсумовуючі лічильники на двоступеневих Т-тригерах будуються так, щоб вхідні імпульси U+ надходили на лічильний вхід тільки першого (молодшого) розряду. Сигнали перенесення передаються асинхронно (послідовно в часі) з прямих виходів молодших розрядів на Т-входи сусідніх старших.

а б

Рис.1.2. Асинхронний підсумовуючий лічильник на двоступеневих Т-тригерах: а – схема; б – часові діаграми роботи

Зміна станів тригерів відбувається за спадом лічильного імпульсу для першого розряду, а для останніх – за спадом сигналу перенесення.

Після підрахунку семи імпульсів на виході трирозрядного лічильника установлюється двійковий код Q3Q2Q1=111 (тобто максимальне значення або ємність лічби). Після приходу восьмого вхідного імпульсу U+ трирозрядний підсумовуючий лічильник перемикається у початковий нульовий стан послідовно (асинхронно) в часі: спочатку спадає напруга на виході Q1, потім – на виході Q2 і т.д.

За допомогою імпульсу по входу скидання R лічильник повертається в нульовий стан у будь-який момент часу.

У віднімальних лічильниках сигнали міжрозрядного зв’язку називаються позиками. За правилом двійкового віднімання в момент надходження лічильного імпульсу U – позика із старшого розряду з одиничним значенням виникає за умови, що всі молодші тригери знаходяться в нульовому стані. Після цього всі вони перемикаються в стан «1», а старші – в стан «0». Сигнали позики утворюються на інверсних виходах двоступеневих тригерів або на прямих виходах тригерів з динамічним керуванням по фронту.

Схема трирозрядного двійкового асинхронного віднімального лічильника на двоступеневих тригерах показана на рис.1.3.

Рис.1.3. Асинхронний віднімальний лічильник на двоступеневих тригерах:

а – схема; б – часові діаграми роботи

Перед початком роботи за допомогою сигналу на спільному вході S всі тригери лічильника встановлюються в стан “1”, утворюючи вихідний код 111. Віднімальний імпульс U– надходить на лічильний вхід лише першого молодшого розряду, міжрозрядні сигнали позики знімаються асинхронно з інверсних виходів тригера.

1.3. Двійкові реверсивні лічильники

Двійкові реверсивні лічильники мають переходи у двох напрямках: в прямому (при лічбі підсумовуючих сигналів U +) і в зворотному (при переліку віднімальних сигналів U –).

Розрізняють одноканальні та двоканальні реверсивні лічильники. В одноканальних реверсивних лічильниках підсумовуючі U + і віднімальні U – сигнали почергово надходять на спільний лічильний вхід, а напрямок лічби задається напрямком ланцюгів міжрозрядних перенесень або позик. Для перемикання міжрозрядних зв’язків у одноканальному реверсивному лічильнику потрібні додаткові керуючі сигнали.

Двоканальні реверсивні лічильники мають два лічильних входи: один для підсумовуючих імпульсів U +, другий – для віднімальних U –. Перемикання ланцюгів міжрозрядних зв’язків здійснюється автоматично лічильними сигналами.

Для задання напрямку лічбі використовують додатковий RS-тригер: з його прямого виходу знімається сигнал керування додаванням YД (вмикає ланцюги перенесення), а з інверсного виходу – сигнал керування відніманням YВ (вмикає ланцюги позики). На виходах елементів І АБО (які називаються “схеми реверса”) виробляється сигнал Тi для лічильних входів старших розрядів:

Рис.1.4. Схема одноканального реверсивного лічильника

Таким чином, якщо керуючий RS-тригер знаходиться в стані «1», то лічильник реалізує режим прямої лічби вхідних імпульсів (тобто підсумовування), в іншому випадку – забезпечує режим зворотної лічби (віднімання). В обох режимах роботи тригери перемикаються асинхронно.

1.4. Двійково-десяткові лічильники

Двійково-десяткові лічильники реалізують лічбу імпульсів у десятковій системі числення, причому кожна десяткова цифра від нуля до дев’яти кодується чотирирозрядним двійковим кодом (тетрадою). Ці лічильники часто називають десятковими або декадними, оскільки вони працюють з модулем лічби, кратним десяти (10, 100, 1000 і т.д.).

Декада будується на основі чотирирозрядного двійкового лічильника, в якому вилучається надлишкове число станів. Вилучення зайвих шести станів у декаді досягається багатьма способами:

• попереднім записуванням числа 6 (двійковий код 0110);
• блокуванням переносів: лічба імпульсів до дев’яти здійснюється у двійковому коді, після чого вмикаються логічні зв’язки блокування перенесень; з надходженням десятого імпульсу лічильник закінчує цикл роботи і повертається в початковий нульовий стан;
• введенням обернених зв’язків, які забезпечують лічбу в двійковому коді й примусовим перемиканням лічильника в нульовий початковий стан після надходження десятого імпульсу.

Схема синхронного десяткового лічильника з блокуванням перенесень показана на рис.1.5. У цій схемі С-входи використовуються як лічильні. З надходженням десятого імпульсу на С-вхід молодшого розряду JK-тригера обнуляються перший і четвертий розряди і сигналом з виходу Q4 блокують перемикання другого і третього розряду.

Рис.1.5. Схема десяткового лічильника на JK-тригерах

Схема п’ятирозрядного підсумовуючого двійково-десяткового лічильника показана на рис.1.6.

Рис.1.6. Схема п’ятирозрядного підсумовуючого двійково-десяткового лічильника

Виходи тригерів кожної декади підключаються до входів дешифраторів, які забезпечують візуальну індикацію стану лічильника за допомогою різного роду світлових табло.

1.5. Лічильники з одиничним кодуванням

При одиничному (унітарному) кодуванні стани n-розрядного лічильника розрізняються лише місцеположенням однієї одиниці, яка називається маркуючим кодом; в інших розрядах записані нулі. В окремих випадках маркуючий код складається з двох одиниць і називається парно-одиничним.

Лічильник з одиничним кодуванням – це ланцюг тригерів, в якому забезпечується зсув попередньо записаного маркуючого коду по “кільцю” в напрямку старших розрядів (прямий підрахунок) або молодших (обернений підрахунок). Такі лічильники часто називають кільцевими (за аналогією з кільцевими регістрами зсуву).

а б

Рис.1.7. Кільцевий лічильник: а – схема; б – часові діаграми

Практичне використання кільцевих лічильників пояснюється такими його перевагами:

не потребує вихідного дешифратора, оскільки всі стани відрізняються наявністю одиниці лише в одному якому-небудь тригері;

в процесі лічби завжди переключається в одиничний стан лише один тригер, що забезпечує мінімальне значення tвст;

спрощується побудова схеми контролю лічильника.

2. СТРУКТУРНА СХЕМА ДВІЙКОВО-ДЕСЯТКОВОГО ЛІЧИЛЬНИКА

Для вирішення поставленої задачі було спроектовано лічильник у двійково-десятковому коді 4221 розмірністю в 4 декади для підрахунку сигналів, які поступають на вхід. Вивід здійснюється подекадно через перетворювач коду 4221 в десятковий (унітарний).

На рис. 2.1 зображено структурну схему пристрою.

Рис. 2.1. Структурна схема

Якщо структуризувати наш пристрій, то будемо мати 3 основні блоки для опрацювання данних. Це блок, який складається з чотирьох декад, для лічення сигналів, блок комутації, блок перетворення коду в унітарний та його вивід.

3. ФУНКЦІОНАЛЬНА СХЕМА ДВІЙКОВО-ДЕСЯТКОВОГО ЛІЧИЛЬНИКА

Згідно з технічним завданням, потрібно розробити функціональну схему двійково-десяткового лічильника у коді 4221 розмірністю в 4 декади. Очевидно, що принцип рахунку вхідних імпульсів у кожній декаді має бути аналогічним, а відповідно, аналогічними будуть таблиця істинності і функції алгебри логіки для окремих двійкових розрядів різних декад. Це означає, що функціональну схему лічильника необхідно розробити для однієї декади, а потім з’єднати їх послідовно.

Функціональну схему однієї декади лічильника можна представити у вигляді цифрового автомату Мілі, що складається з комбінаційної схеми і ніш пам’яті у вигляді тригерів. Принцип функціонування такого автомату повністю описується таблицею істинності (табл. 1).

Табл.1

Таблиця станів і переходів цифрового автомата

Десяткове число	Q4	Q3	Q2	Q1
	4	2	2	1
0	0	0	0	0
1	0	0	0	1
2	0	0	1	0
3	0	0	1	1
4	0	1	1	0
5	0	1	1	1
6	1	0	1	0
7	1	0	1	1
8	1	1	1	0
9	1	1	1	1
0	0	0	0	0

Для розділення переходів “0””1” та “1””0” для окремого біта Qi доцільно використати статичні ніші пам’яті – RS-тригери, в яких перший перехід визначається сигналом запису (встановлення) Set (вхід “S”), а другий - сигналом обнуління Reset (вхід “R”). Сигнали керування – “S “ і “R “ повинні генеруватися комбінаційною схемою на логічних елементах у відповідності з логічною функцією, яка записана для кожного окремого розряду із табл. 1. Враховуючи, що вихідний сигнал нового стану кожного біта Qi однієї декади залежить від стану інших бітів QjI і вхідного сигналу, яким може виступати і сигнал переносу із попередньої декади Хі+1=Р0, можна сформулювати умови переключення 1-го біта:

а) сигнал керування S, для тригера RS із прямими входами, повинен приймати значення логічної “1” та забезпечувати переключення Q1:=1 при поступленні вхідного імпульсу Р0, коли десятковий еквівалент вихідного коду декади відповідає числам 0, 2, 4, 6, 8 (табл. 1). Логічна функція на виході комбінаційної схеми 1-ої декади f1, формує сигнал S, визначається виразом:

б) сигнал керування R для обнулення першого біта (Q1:=0) при переключенні лічильника із станів, еквівалентних десятковим кодам на виходах Q1 – 1, 3, 5, 7, 9. Тоді логічна функція набуває значення:

Таким чином, комбінаційна схема для керування першим тригером повинна складатися із чотирьох інвертуючих логічних ніш (для отримання сигналів , , , із прямих сигналів , , , ), двох 3-входових і восьми 2-входових кон’юнкторів (логічних схем множення для реалізації функцій і ).

Оскільки базовими логічними елементами (АЛЕ) в серії К500 є ніші зразка АБО-НЕ, то для реалізації функцій і , записаних у кон’юнктивній нормальній формі з допомогою БЛЕ АБО-НЕ, необхідно їх двічі інвертувати. Тоді отримаємо:

,

Для схемотехнічної реалізації останніх виразів використовуємо логічні схеми К500ЛМ102 і К500ЛМ105. При цьому з допомогою першої схеми (ЛМ102) реалізуємо інверсію вхідних сигналів , , , об’єднавши входи двоходових елементів 2АБО-НЕ. Для інверсії диз’юнкції вхідних і інвертованих сигналів використовуємо дво та три входові елементи ІС ЛМ105. Використовуючи в якості ніші пам’яті тригер ІС К500ТМ131, отримаємо схему цифрового автомату для 1-го біта однієї декади лічильника (рис. 3.1).

Рис. 3.1. Схема керування 1-го розряду

Синтезуємо за аналогічним алгоритмом комбінаційні схеми керування для старших розрядів першої декади лічильника.

Для другого розряду відповідно табл.1 можна записати:

Переходячи до базису АБО-НЕ, отримаємо:

Враховуючи, що інверсія сигналів вже реалізована для першого розряду, а також те, що ми можемо використати вже отриману в першому розряді диз’юнкцію , то, використовуючи 3-входові та 2-входові елементи ІС К500ЛМ105, отримаємо схему для другого розряду лічильника (рис.3.2).

Рис. 3.2. Схема керування 2-го розряду

Аналогічно для третього розряду можна записати:

Отримана схема третього розряду показана на рис. 3.3. Для її реалізації використано 2-входові елементи зі складу ІС К500ЛМ105 (DD7.1, DD7.3) та зі складу ІС К500ЛП107 (DD8.1, DD8.2).

Рис. 3.3. Схема керування 3-го розряду

Аналогічно запишемо логічні функції і синтезуємо схему (рис. 3.4) для 4-го розряду лічильника:

Для реалізації схеми на рис. 3.4 використаємо 2-входові елементи із складу ІС, які ще не були використані (DD2, DD6, DD7, DD8).

Рис. 3.4. Схема керування 4-го розряду

Сигнал погашення (обнуління) всіх розрядів першої декади генерується при подачі на вхід Р0 схеми десяткового вхідного імпульсу. Одночасно з цим має генеруватися сигнал переповнення, тобто переносу розряду в другу декаду. Сигнал погашення буде генеруватися автоматично при обнулінні 4-го розряду. Цей же сигнал можна використати як вхідний сигнал Р0 для наступної декади. Тобто:

, що відповідає сигналу R для четвертого розряду 2-10 лічильника.

Враховуючи також, що навантажувальна здатність ІС ЕЗЛ-логіки допускає розгалуження сигналів по виходу ІС з коефіцієнтом Кру 15, принципіальну схему 1-ої декади лічильника можна спростити.

Реалізувати функції інвертуючого вхідного каскаду на ІС DD1.1 – DD1.4 можна використовуючи інверсні виходи тригерів DD9, DD10.

На відміну від сигналу погашення, що генерується 10-им імпульсом, сигнал установки в нульове значення всіх розрядів має забезпечувати можливість скинення в нуль вмісту декади при будь-якому значенні вихідного коду. Для цього необхідно на всі R-входи тригерів DD9, DD10 одночасно подати керуючі сигнали. Це можна здійснити з допомогою ІС К500ЛМ101, яка має чотири елементи АБО з об’єднаним входом.

Для реалізації подекадного виводу нам необхідно використати мультиплексор, який би дозволив переключатися між декадами нашого лічильника. Для створення цього мультиплексора використаємо 4-входові елементи АБО та 3-входові елементи АБО-НЕ. На кожен елемент АБО-НЕ необхідно подати два адресні входи, які визначатимуть, яку саме декаду треба подати на перетворювач коду, та один інформаційний вхід, тобто один сигнал з конкретної декади. Зважаючи на те, що для того, щоб отримати на виході елементу АБО-НЕ одиницю необхідно на всі входи подати нулі, інформаційний вхід береться з інверсного виходу кожного тригера декади. За допомогою елементів АБО об’єднуємо всі еквівалентні розряди з кожного лічильника та виводимо на потрібний вихід. Для реалізації цього мультиплексора найкраще підходять ІС К500ЛЕ111 та К500ЛМ109, оскільки їх склад дозволяє найповніше їх використання без залишку вільних елементів. Схема такого мультиплексора приведена на рис. 3.5

Рис. 3.5. Схема мультиплексора

Для виводу в унітарному коді створимо перетворювач двійково-десяткового коду з 4221 в унітарний. Використаємо елементи АБО-НЕ. Вихід кожного елементу буде приймати значення одиниці лише в тому випадку, коли на вхід подані всі нулі, що ми реалізували за допомогою прямих вхідних сигналів та їх інверсій. Як і у випадку мульплексора, для реалізації перетворювача коду найкраще підходять ІС К500ЛМ109. Схема такого пристрою показана на рис. 3.6

Рис. 3.6. Схема перетворювача коду

4. ПРИНЦИПОВА СХЕМА ПРИСТРОЮ

4.1. Перелік вибраних мікросхем

В даній схемі ми використовували такі мікросхеми:

1. Мікросхема К500ТМ131

Мікросхема К500ТМ131 (рис. 4.1) являє собою 2 D-тригера, кожен з яких має власні асинхронні входи обнуління R та установки S.

Рис. 4.1. К500ТМ131

  2. Мікросхема К500ЛМ102

Мікросхема К500ЛМ102 (рис. 4.2) складається з 4 елементів АБО-НЕ, останній з яких має ще й прямий вихід

Рис. 4.2. К500ЛМ102

3. Мікросхема К500ЛМ105

Мікросхема К1500ЛМ105 (рис. 4.3) представляє собою 2 двовходових та один тривходовий логічні елементи АБО/АБО-НЕ.

Рис. 4.3. К500ЛМ105

4. Мікросхема К500ЛП107

Мікросхема К500ЛП107 (рис. 4.4) представляє собою 3 логічних елемента 2 АБО/АБО-НЕ.

Рис. 4.4. К500ЛП107

5. Мікросхема К500ЛЕ111

Мікросхема К500ЛЕ111 (рис. 4.5) представляє собою 2 логічних елемента 3 АБО-НЕ.

Рис. 4.5. К500ЛЕ111

6. Мікросхема К500ЛМ109

Мікросхема К500ЛМ109 (рис. 4.6) представляє собою 2 логічних елемента: 4 АБО/АБО-НЕ та 5 АБО/АБО-НЕ.

Рис. 4.6. К1500ЛК118

7. Мікросхема К500ЛМ101

Мікросхема К500ЛМ101 (рис. 4.7) представляє собою 4 логічних елемента 2 АБО/АБО-НЕ з одним об’єднаним входом.

Рис. 4.7. К1500ЛК118

8. Мікросхема К500ИЕ137

Мікросхема К500ИЕ137 (рис.4.8) являє собою чотирирозрядний двійково-десятковий лічильник.

Рис. 4.8. К500ИЕ137

4.2. Побудова принцпової схеми пристрою

Побудова принципової схеми проводилася на елементах заданої емітерно-зв’язної логіки (серії К500).

В принциповій схемі подається один сигнал на вхід «+1» (Р0) першої декади та сигнал обнуління (R) одночасно на всі декади (рис 4.9).

Рис. 4.9. Контактне з’єднання

Крім того, для лічильника, який генеруватиме адреси для мультиплекора, використаємо ще три входи (рис 4.10).

Рис. 4.10. Контактне з’єднання генератора адрес

Значення переносу формується як сигнал обнуління четвертого (старшого) розряду кожної декади. Сигнал обнуління подається одночасно на всі входи через елементи АБО з об’єднаним входом (рис. 4.11):

Рис. 4.11. Елемент АБО з об’єднаним входом

Для комутації виводу використовувався шістнадцятивходовий мультиплексор з 4 виходами, створений на елементах АБО та АБО-НЕ (рис. 4.12).

Рис. 4.12. Мультиплексор

На адресні входи мультиплексора подається двійковий код з лічильника (рис. 4.13).

Рис 4.13. Лічильник

Даний лічильник при поступлені на нього сигналу C виводить на інформаційні виводи послідовні двійкові коди, що і є адресами комутації.

З мультиплексора код подається на перетворюч коду 4221 в унітарний (рис. 4.14), після чого йде на десятироз’ємний вивід (рис 4.15).

Рис 4.14. Перетворювач коду 4221 в унітарний

Рис. 4.15. Роз’єм виводу

5. РОЗРАХУНОК ШВИДКОДІЇ ТА СКЛАДНОСТІ ПРИСТРОЮ

Оскільки розроблений пристрій створено в базисі К500, то обрахунок швидкодії схеми визначається часом одного переключення одного розряду лічильника при наявності вхідного сигналу та появи цього сигналу на виході перетворювача коду. Час затримки сигналу в логічному елементі ЕСЛ серії К500 складає tзатр. ЛЕ 2.9 нс, в тригері (К500М131) – tзатр. триг. 4.5 нс. Максимальний час спрацювання не більше:

tзатр. = 6tзатр. ЛЕ + tзатр. триг = 6·2.9 нс + 4.5 нс =21.9 нс.

Мінімальну частоту роботи пристрою можна оцінити за співвідношенням:

Складність пристрою визначається кількістю простих елементів, що використовуються для побудови більш складних комбінаційних схем. Мікросхема К500ТМ131 складається з 9 простих компонентів, К500ИЕ137 з 104. Тоді вся складність пристрою буде наступною:

6. ЧАСОВА ДІАГРАМА

Часова діаграма роботи двійково-десяткового лічильника визначається його таблицею істинності і показана на рис.6:

Рис. 6. Часова діаграма

Цикли повторення імпульсів для другої і наступних декад аналогічні як і для першої декади, тільки задаючим сигналом для них є сигнал переносу з попередньої декади Рn, періодичність повторення якого в 10 разів менша, ніж вхідного сигналу попереднього каскаду Pn-1.

7. МОДЕЛЮВАННЯ СПРОЕКТОВАНОЇ СХЕМИ В ПАКЕТІ PROTEUS

7.1. Вступ в Proteus

Proteus це програма для повного циклу розробки і моделювання електричних схем і пристроїв.

Proteus складається з двох частин ISIS та ARES.

ISIS був створений з інтегрованою в нього ARES. Потужність цієї програми дозволяє нам об'єднувати розроблену схему, розвід доріжок і її віртуально змодельований вигляд в однім середовищі проектування.

7.2. Моделювання створеного пристрою

Згідно із завданням було змодельовано в пакеті віртуального проектування схем Proteus структурну схему двійково-десяткового лічильника у коді 4221.

В графічній частині технічної документації приведена ілюстрація моделі розробленого пристрою у форматі А4.

Для перевірки правильності виводу на виходах контактного роз’єму ставимо світлодіоди для кращої візуалізації правильної роботи пристрою.

На входи ми подаємо одиничні імпульси. А з виходів з допомогою світлодіодів знімаємо сигнал – 1000000000, що означає число «0», далі 0100000000, що означає число «1», 0010000000 – число «2» і т.д.

Отже, змодельований пристрій працює правильно.

ВИСНОВКИ

В даному курсову проекті було опрацьовано теоретичний матеріал, що стосується лічильників, а зокрема, двійково-десяткових, їх використання та застосування.

Створено функціональну, структурну та принципову електричну схеми в базисі ЕЗЛ серії К500. Передбачено можливість подекадного виводу чисел в унітарному коді на вихід. Для створення двійково-десяткового лічильника використовувалися RS-тригери і комбінаційні схеми керування для кожного розряду декад. Також передбачено можливість обнуління в довільний момент часу.

Правильність роботи створеного пристрою перевірялася в середовищі проектування Proteus. Значення логічних рівнів на вихідному роз’ємі пітверджують працездатність роботи створеного пристрою.

8. РОЗРОБКА ДРУКОВАНОЇ ПЛАТИ В ПАКЕТІ PROTEUS

8.1. Теоретичні відомості про конструювання друкованих плат

Для забезпечення технологічності конструкції друкованої плати встановлені єдині норми конструювання плат, в першу чергу по відношенню до конструкції і геометричних розмірів і параметрів елементів друкованого монтажу та їх електричних параметрів.

Основні норми конструювання і вимоги до креслень друкованих плат такі:

1.Максимальний розмір сторони друкованої плати, як одношарової, так і багатошарової, не повинен перевищувати 500 мм. Це обмеження визначається вимогами міцності і щільності монтажу. По щільності розміщення друкованого монтажу плати поділяють на два класи: клас А - плати з нормальною щільністю монтажу і клас Б - плати з підвищеною щільністю монтажу. Мінімальна ширина провідників і відстань між ними визначають щільність монтажу. Ці параметри однакові і залежать від методу виготовлення: 0,5 - 0,8 мм - для плат класу А і 0,2 - 0,4 мм - для плат класу Б.

Габаритні розміри плат класу А звичайно складають 240 х 360 мм, а плат класу Б - 100 х 150 мм. Основні розміри друкованих плат визначені в ГОСТ 10317-79.

2. Співвідношення розмірів сторін друкованої плати для спрощення компоновки блоків та уніфікації розмірів друкованих плат рекомендуються: 1:1; 2:1; 3:1; 4:1; 3:2; 5:2. Розміри на кресленні друкованої плати вказують одним із таких способів:

- у відповідності з ГОСТ 2.307-68;

- нанесенням координатної сітки.

3. Доцільно з метою максимального використання фізичного об’єму конструкції ЕОМ і спрощення її виготовлення розробляти плати прямокутної форми, інші форми друкованих плат допускаються тільки при розробці ЕОМ спеціальної форми.

4. Для креслення взаємного розташування друкованих провідників, друкованих елементів, контактних площадок, монтажних і контактних отворів і т.д. необхідно використовувати координатну сітку в прямокутній чи полярній системі координат. Крок координатної сітки в прямокутній системі координат повинен дорівнювати 1,25 чи 2,5 мм - основні, і 0,5 мм - додатковий. Використання двох кроків координатної сітки на кресленні однієї плати неприпустимо.

Координатну сітку наносять:

- на все поле креслення:

- рисками по периметру контура плати;

- на зображенні поверхні плати;

- на частині зображення поверхні друкованої плати.

Крок координатної сітки в полярній системі координат задають по куту і діаметру. Координатну сітку наносять тонкими лініями, які повинні нумеруватися. Крок координатної сітки вибирають з урахуванням насичення і масштаба зображення. Окремі лінії координатної сітки допускається виділяти через прийняті інтервали , проміжні лінії сітки можна не наносити, якщо помістити в технічних вимогах вказівки типу: Лінії координатної сітки нанесені через одну.

5. По краях плати треба передбачити технологічну зону шириною 1,5 - 2,0 мм. Розміщення установчих і інших отворів, а також друкованих провідників в цій зоні не допускається.

Всі отвори повинні розташовуватися в вузлах координатної сітки.

6. Монтажні отвори обов’язково металізують, Форма і розміри отворів залежать від діаметру і форми виводів електрорадіоелементів. Діаметр отворів, звичайно, повинний бути більшим за діаметр виводу електрорадіоелемента на 0,2 - 0,3 мм. Таке співвідношення визначає умови пайки.

На кресленні друкованої плати отвори (монтажні, контактні) допускається зображати спрощено - одним колом, без зенківки і контактної площадки. Щоб їх відрізнити, застосовують умовні позначення.

7. Друковані провідники розміщують з двох боків плати по лініях умовної координатної сітки. При цьому рекомендується на одній стороні плати провідники вести паралельно. Електричне з’єднання друкованих провідників, розташованих на різних сторонах плати «виконують за допомогою монтажних металізованих отворів, які можуть розміщуватись по всій робочій поверхні плати.

На кресленні плати провідники показують однією потовщеною лінією. Числові значення ширини провідника вказують в технічних вимогах; при ширині провідника на кресленні більшій ніж 2,5 мм допускається зображати його двома лініями у відповідності до масштабу креслення. Окремі елементи рисунка (провідники, екрани, контактні площадки, ізоляційні ділянки і т.п.) допускається відокремлювати штриховкою, черненням, каструванням.

Друковані провідники, ширина яких на кресленні не більша ніж 1 мм, треба зображати суцільною потовщеною лінією, а контактні площадки, що приєднані до таких провідників, не штрихувати.

8. Конденсатори, резистори та інші навісні елементи треба розміщувати паралельно координатній сітці.

9. З країв друкованої плати треба знімати фаски. Між друкованим з’єднуючим контактом роз’єму і краєм фаски повинна бути відстань не менша 0,8 мм.

10. Креслення друкованої плати треба виконувати в масштабі 1:1; 2:1; 4:1; 5:1; 10:1, якщо крок координатної сітки 2,5 мм і не менше 4:1.

11. Над основним написом розміщують технічні вимоги, згруповані в такій послідовності:

а) спосіб виготовлення плати;

б) позначення матеріалу провідникового шару чи ізоляційних ділянок і товщина шару;

в) крок координатної сітки;

г) відхилення, що допускаються: обрисів провідників, контактних площадок та інших друкованих елементів від заданих кресленням;

д) ширина друкованих провідників;

е) найменша відстань між провідниками;

ж) вимоги до розмірів і зміщення контактних площадок;

з) вказівки про покриття;

і) вказівки про маркірування і клеймування.

12. На кресленнях друкованих плат допускається:

- наносити позиційні позначення електро- і радіоелементів;

- вказувати сторону встановлення навісних елементів надписом, який розміщують над зображенням;

- розміщувати електричну принципову схему.

8.2. Моделювання друкованої плати в пакеті Proteus

Для того щоб змоделювати друковану плану, потрібно виконати наступну послідовність дій:

1. Спочатку, розроблену модель в попередніх пунктах, ми переносиво із додатку «ISIS 7 Professional» в додаток «ARES 7 Professional». Для цього необхідно натиснути кнопку «» на панелі інструментів (Рис. 8.1).

Рис. 8.1. Експорт електричної схеми

з додатка «ISIS» в додаток «ARES»

2. Далі відкривається вікно програми «ARES 7 Professional», де в списку «Components» приведені всі використовувані компоненти (Рис. 8.2).

Рис. 8.2. Список компонентів “ARES”

3. Для розташування область, в якій можна розміщувати елементи. Для цього натискаємо кнопку «» вибирають внизу у випадному списку шар «Board Edge» (Рис. 8.3) і позначаємо розмір плати в робочій області.

Рис. 8.3. Вибір границь плати

4. Розташовуємо компоненти на робочій області в межах плати (Рис. 8.4).

Рис. 8.4. Установка компонентів на плату

5. Виконуємо трасування плати, враховуючи розташування компонентів (Рис. 8.5).

Рис. 8.5. Трасування плати

6. Виконуємо 3D візуалізацію розробленої плати (Рис. 8.6, Рис. 8.6). Для цього вибираємо з меню «Output -> 3D Visualization».

Рис 8.6. 3D візуалізація плати

Рис 8.7. 3D візуалізація плати

7. Виконуємо експорт трасування друкованої плати та розміщення компонентів в bitmap – файл(Рис. 8.8, Рис. 8.9, Рис. 8.10).

Рис. 8.8. Трасування друкаовної плати, шар «Bottom Copper»

Рис. 8.9. Трасування друкаовної плати, шар «Top Copper»

Рис. 8.10. Розміщення компонентів на друкованій платі.

Наступним кроком, буде створення монтажного креслення даної схеми(Рис. 8.11). Воно включає в себе розміри креслення: висоту і ширину плати, кількість кріплень, розіміри всіх елементів, які знаходяться на платі. Всі розміри задаються в міліметрах.

Рис. 8.11. Монтажне кресленя плати

Також користувач може самостійно вибирати товщину плати. Але якщо користувач цього не зробив то товщина плати по замовчування рівна 1,25 мм.

В програмному забезпеченні “Proteus” товщину плати можна задавати після того, коли всі компонентів розміщенні на платі і вже проведено трасуванні всієї плати. На рис.8.12 показано приклад товщини даної плати.

Рис.7.24 Товщина друкованої плати
Список використаної літератури

1. Шило В.Л. Популярные цифрове микросхемы. Справочник – М.: Радио и связь, 1987. – 352 с.
2. Зубчук В.И., Сигорский В.П., Шкуро. Справочник по цифровой схемотехнике. – К.: Техника, 1990. – 448 с.
3. Бабич М.П, Жуков І.А.Комп’ютерна схемотехніка. Навчальний посібник. – К.: МК-Прес, 2004. – 412 с.
4. Юшин А.М. Цифровые микросхеми для электронных устройств.– М.: Высшая школа, 1993. – 176 с.

Двійково-десятковий лічильник у коді 4221