Устройство для сложения двух чисел с плавающей запятой

1 Введение

В настоящее время прослеживается четкая тенденция к увеличению производительности и надежности ЭВМ. С развитием элементной базы и увеличением степени интеграции БИС происходит наращивание вычислительной мощности как отдельных компонентов ЭВМ — функциональных модулей, так и ЭВМ в целом. Сами модули представляют собой сложные многоуровневые вычислительные структуры.

Основным компонентом ЭВМ, напрямую влияющим на ее характеристики, является процессор или микропроцессор, и в свою очередь одним из основных элементов процессора, непосредственно выполняющим обработку информации является арифметико-логическое устройство (АЛУ). Удачно выполненное АЛУ является залогом надежной и высокопроизводительной ЭВМ, поэтому при разработке микропроцессора необходимо уделять особое внимание проектированию АЛУ.

В настоящее время производительность процессора и ЭВМ в целом оценивается по скорости выполнения операций с плавающей точкой, следовательно необходимо постоянно развивать и совершенствовать часть АЛУ, отвечающую за эти операции – применять усовершенствованные алгоритмы, развитые схемные решения, увеличивать разрядность машинного слова и.т.д. Реализация этих принципов позволит создать быстродействующий, надежный и следовательно коммерчески успешный микропроцессор.

ЭВМ любого уровня невозможно представить без арифметических устройств, выполняющих различные операции. В основном все они являются автоматами с микропрограммной логикой. Однако в специализированных ЭВМ, рассчитанных на выполнение задач, связанных с максимальным быстродействием необходимо использовать модули, арифметические устройства в частности, спроектированные на основе жесткой логики. В системах, обрабатывающих большие объемы данных за короткие периоды времени, системах управления объектами различной природы и в устройствах цифровой обработки сигналов особенно необходимы устройства, выполняющие арифметические операции с плавающей запятой.

В данном курсовом проекте было спроектировано устройство для сложения двух чисел с плавающей запятой. Устройство может использоваться в вычислительных системах, системах обработки сигналов, системах управления объектами и во многих других областях. Ввод и вывод информации производится по различным информационным каналам. Питание и синхронизирующие импульсы подводятся к сумматору от внешних устройств. Устройство спроектировано на элементной базе КМОП.

Основная часть

Разработка электрической функциональной схемы

Устройство состоит из управляющего(УА) и операционного автоматов(ОА). УА обрабатывает информационные сигналы, поступающие от ОА и на их основе, а также на основе своего состояния, которое автомат хранит в элементах памяти – триггерах, вырабатывает управляющие сигналы для ОА. Также входной информацией для управляющего автомата являются сигналы сброса и пуска. ОА на основе полученных управляющих сигналов выполняет те или иные действия с данными, поступившими на его вход.

ОА рассчитан на операцию сложения с двумя числами, содержащими 22 разряда. Из них 16 разрядов используется под мантиссу, включая два разряда под модифицированное представление знака, и шесть разрядов под порядок из которых один выделен под знак. Устройство выполняет операцию в обратном коде.

При подаче на вход устройства сигналов сброса, а затем пуска, управляющий автомат выдает сигналы разрешения приема для регистров РгРа, РгРв, РгМа и РгМв, обнуляет регистр признаков (Error, Ready). Регистры принимают информацию от внешнего устройства через шину входных данных. Операцию суммирования можно подразделить на два этапа. На первом этапе вычисляется разность порядков, предварительно загруженных в регистры РгРа и РгРв. Разность получается суммированием содержимого РгРа, инвертированного содержимого РгРв, при помощи сумматора СмР. Эта разность записывается в регистр РгР. Далее, в зависимости от содержимого РгР происходит выравнивание порядков путем сдвига содержимого регистров РгМа или РгМв. Содержимое РгР анализируют комбинационные схемы, которые после обработки содержимого РгР подают соответствующие сигналы в УА. Когда порядки выровняются, УА записывает в регистр порядка результата РгР тот порядок (РгРа или РгРв), относительно которого проходило выравнивание (больший порядок) через комбинационную схему и приступает ко второму этапу.

На втором этапе выровненные мантиссы складываются в сумматоре СмМ, результат записывается в регистр РгМ. Далее, в зависимости от переполнения разрядной сетки мантисс и/или необходимости нормализации содержимого РгМ, производится необходимое количество сдвигов РгМ и увеличение/уменьшение порядка. Для анализа содержимого РгМ используется комбинационной схемой, содержимое РгР инкрементируется или декрементируется. Окончательное содержимое мантиссы и порядка результат поступает в регистры РгМ и РгР соответственно и выдается на выходную шину данных после поступления соответствующих сигналов от УА. УА в свою очередь загружает в регистр признаков RGF данные о переполнении порядков, машинном нуле и готовности к выдаче.

Обоснование выбора серии интегральных микросхем

В качестве элементной базы в соответствии с техническим заданием была выбрана КМОП (комплиментарные полевые транзисторы со структурой металл-окисел-полупроводник) технология. Микросхемы КМОП отличаются от других микросхем:

Логичекие уровни у схемы равны соответственно: нижний – нулю, верхний – Uип. Полезный сигнал на выходе равен напряжению питания. (Никакая другая схемотехника не обеспечивает этих возможностей.)
Работоспособность схемы не зависит от напряжения питания, то есть схема может работать при весьма больших разбросах по питанию.

Микросхемы обладают большой нагрузочной способностью, высокой помехоустойчивостью, очень низкой потребляемой мощностью, стоимость изделий значительно меньше, чем изделий на основе биполярных транзисторах. Среди небольшого количества серий в КМОП была выбрана серия К561. Микросхемы этой серии отличаются большим разнообразием элементов чем серия К176.

В следующей таблице представлен ряд микросхем, использованных при проектировании устройства.

Таблица 1

ИМС	Ток потребления, мкА	Среднее время задержки распространения, нс
К561ИЕ11	40	60
К561ИМ1	40	60
К561ИР6	40	160
К561ЛА7	0,5	25
К561ЛА8	2	31
К561ЛА9	0,5	25
К561ЛЕ10	0,5	25
К561ЛЕ5	2	25
К561ЛЕ6	0,5	30
К561ЛН2	0,5	16
К561ЛП2	2	45
К561ТВ1	8	45
К561ТМ2	2	38

2.3 Разработка электрической принципиальной схемы устройства

Все микросхемы питаются от внешнего источника питания с напряжением U = +10В. Выводы микросхем «Общий» подключаются также к соответствующему потенциалу внешнего устройства. Для микросхем серии К561 уровнем логического нуля является напряжение 0В; уровнем логической единицы – напряжение 10В.

Синхроимпульсы, запрос на запуск выполнения операции и сигнал сброса поступают с внешнего устройства. Помимо указанных сигналов к входной шине подключены регистр мантиссы А (РгМа), реализованный на микросхемах DD31-DD32, регистр мантиссы В на микросхемах DD33-DD34 (все эти элементы - универсальные восьмиразрядные регистры сдвига), регистры порядка А на микросхемах DD25-DD27 и В на микросхемах DD28-DD30 (D-триггеры с динамическим управлением). К выходной шине подключены регистры порядка результата РгР (микросхемы DD99-DD101), мантиссы результата РгМ (DD91-DD98) и признаков RGF (DD102), представляющие собой такие же D-триггеры.

Входная и выходная шины данных подключаются к внешнему устройству через две вилки РП15 по 50 контактов каждая.

Управляющий автомат реализован на двухступенчатых JK-триггерах DD23, DD24 и логических элементах DD1-DD18, DD20.1, DD21.1, DD36.1.

Сумма мантисс сохраняется в регистре сумматора мантисс РгМ, реализованном на четырех универсальных регистрах сдвига DD70-DD73 (DD70, DD71 – если сумму мантис надо сдвигать вправо; DD72, DD73 – если сумму мантис надо сдвигать влево). Для суммирования мантис служат микросхемы DD59-DD62. Для сумматора порядков используются DD63, DD64. Все сумматоры соединены последовательно (перенос единицы из старшего знакового разряда в младший разряд мантиссы – особенность сложения чисел с плавующей запятой в обратном коде - учтена).

Регистр сумматора порядков РгР реализуется в виде двух четырехразрядных двоичных реверсивных счетчиков DD89, DD90 с возможностью предварительной загрузки.

Оставшиеся микросхемы используются для обеспечения соответствующего преобразования сигналов УА в сигналы управления режимом микросхем, вычисления логических условий для УА и реализации выборки между несколькими источниками сигнала (мультиплексирования).

Расчет потребляемой мощности устройства

Расчет потребляемой мощности производится по формуле:

;

где

n – общее количество потребителей мощности в устройстве;

Iпотi – ток потребления конкретной микросхемой или дискретным элементом.

Подставляя в формулу данные из таблицы 1 получим значение потребляемой устройством мощности:

Робщ = 10(240+640+840+230,5+102+60,5+40,5+32+

+10,5+230,5+32+28+182)= 752,5 мкВт

Расчет частоты тактового генератора

Чтобы рассчитать частоту генератора приведем следующие доводы: к появлению положительного фронта должны сформироваться все сигналы на входах микросхем работающих синхронно по переднему фронту тактового импульса. Это управляющие сигналы микросхем, которые формируются по логике на основе сигналов управляющего автомата yi, а также данные, с которыми будет оперировать та или иная микросхема. К моменту появления отрицательного фронта должны сформироваться сигналы управления триггерами управляющего автомата, так как эти триггеры выполнены по MS-структуре и воспринимают данные до прихода отрицательного фронта (состояния меняются по появлению переднего). Эти сигналы зависят от времени появления сигналов логических условий xi.

Наибольшее время формирования информационных данных наблюдается при сдвиге суммы мантисс в регистре сумматора мантисс. Оно составляет 323 нс, так как регистры, соединенные последовательно, работают друг за другом.

Для расчета длительности тактового импульса рассмотрим наибольшее время задержки управляющего сигнала триггеров управляющего автомата. Наибольшее время формирования сигнала на выходе среди микросхем имеет ИМС К561ИР6 ) – 160 нс. На основе этих сигналов формируются сигнал X3, необходимый для формирования управляющего сигнала триггера DD24. Сигналы J и К для триггера формируются за 544 нс.

Для гарантированного функционирования устройства выберем в качестве рассчитанных параметров импульса значения 600 нс для периода и 550 нс для длительности импульса соответственно.

В этом случае необходимая частота генератора синхроимпульсов составит 1,6 МГц.

Расчет быстродействия устройства

Среднее время выполнения операции после расчета по временному графу автомата Мура для данного устройства составляет 15 тактов. Используем расчеты из 2.5 и подставим имеющиеся данные в формулу:

где nсред – среднее количество тактов для выполнения операции;

t - период тактовых импульсов.

Среднее быстродействие устройства составляет 9 мкс.

Заключение

В курсовом проекте спроектировано арифметическое устройство для сложения двух чисел с плавающей запятой в обратном коде. В качестве элементной базы использовалась КМОП технология. Мощность, потребляемая устройством, составляет 752,5 мкВт; быстродействие устройства – 9 мкс. Устройство не является самостоятельным и используется совместно с внешним устройством, к которому подключается.

Список использованных источников

1. Соловьев Г.Н. Схемотехника ЭВМ – М.: Высш. школа, 1985. – 464 с.

2. Шило В.П. Популярные цифровые микросхемы: Справочник. 2-е изд. испр. — Челябинск: Металлургия, 1989. — 352 с.

3. ГОСТ 2.707-81. Правила выполнения электрических схем цифровой вычислительной техники. — М.: Изд-во стандартов, 1981. — 16 с.

4. ГОСТ 2.743-91. Обозначения условные графические в схемах. Элементы цифровой техники. — М.: Изд-во стандартов, 1992. — 58 с.

Реферат

В данном курсовом проекте представлено арифметическое устройство для сложения двух чисел с плавающей запятой в обратном коде. Произведена разработка электрической функциональной и принципиальной схем, рассчитаны потребляемая мощность устройства и быстродействие. В результате расчетов получены: потребляемая мощность – 752,5 мкВт, быстродействие – 9 мкс. В качестве элементной базы использовалась КМОП технология.

Пояснительная записка выполнена на 9 листах, графическая часть содержит схемы электрические принципиальную и функциональную, а также временные диаграммы.

При проектировании использовались 4 источников.

Лист

Дата

Подпись

№ докум.

Лист

Изм.

ист

Дата

Подпись

№ докум.

Лист

Изм.

Лист

Дата

Подпись

№ докум.

Лист

Изм.

Лист

Дата

Подпись

№ докум.

Лист

Изм.

Лист

Дата

Подпись

№ докум.

Лист

Изм.

Лист

Дата

Подпись

№ докум.

Лист

Изм.

Лист

Дата

Подпись

№ докум.

Лист

Изм.

Лист

Дата

Подпись

№ докум.

Лист

Изм.

Лист

Дата

Подпись

№ докум.

Лист

Изм.

Лист

Дата

Подпись

№ докум.

Лист

Изм.

Устройство для сложения двух чисел с плавающей запятой