Построение внутренней памяти процессорной системы
КУРСОВАЯ РАБОТА
НА ТЕМУ
Построение внутренней памяти процессорной системы
по дисциплине: «Вычислительная техника»
Построить внутреннюю память процессорной системы, состоящую из ПЗУ и статического ОЗУ.
Разрядность ША – 20, ШД – 8.
Адреса, покрываемые ПЗУ - 00000-03FFF
Адреса, покрываемые ОЗУ – 80000-9FFFF
Емкость микросхемы ПЗУ - 16K*8
Емкость микросхемы ОЗУ - 64K*4
Содержание
Введение……………………………………………………………………4
1 Теоритическая часть
1.1 Общая структура МПС…………………………………………………5
1.2 Подсистема памяти МПС………………………………………………7
1.3 Устройства памяти……………………………………………………...9
1.4 Статические ОЗУ. Принципы построения…………………………...11
1.5 Принцип записи/чтения информации………………………………...13
1.6 Построение пространства памяти заданного объема………………..14
2 Практическая часть
аключение…………………………….……………………………………21
Список литературы…………………………………………………………22
Введение
Информация, циркулирующая в вычислительной системе, хранится в памяти. Основными критериями оценки запоминающего устройства являются показатели емкости, быстродействия и потребляемой мощности.
Компьютерная память обеспечивает поддержку одной из наиважнейшей функций современного компьютера – способность длительного хранения информации.
В зависимости от места нахождения в вычислительной системе память подразделяют на внутреннюю (оперативную, сверхоперативную и постоянную) и внешнюю (различные накопители).
В теоретической части данной работы рассмотрена компьютерная память, ее виды и классификации, в практической части – осуществлено построение внутренней памяти процессорной системы.
В конце работы сделано заключение и приведен список использованной литературы.
1.1 Общая структура МПС
Микропроцессор (МП) – центральная часть любой микропроцессорной системы (МПС) – включает в себя арифметико-логическое устройство (АЛУ) и центральное управляющее устройство (ЦУУ), реализующее командный цикл. МП может функционировать только в составе МПС, включающей в себя, кроме МП, память, устройства ввода/вывода, вспомогательные схемы (тактовый генератор, контроллеры прерываний и прямого доступа к памяти (ПДП), шинные формирователи, регистры-защелки и др.
В любой МПС можно выделить следующие основные части (подсистемы):
процессорный модуль;
память;
внешние устройства (внешние ЗУ + устройства ввода/вывода);
подсистему прерываний;
подсистему прямого доступа в память.
Рисунок 1 – Структура МПС с интерфейсом "Общая шина"
Связь между процессором и другими устройствами МПС может осуществляться по принципам радиальных связей, общей шины или комбинированным способом. В однопроцессорных МПС, особенно 8- и 16-разрядных, наибольшее распространение получил принцип связи "Общая шина", при котором все устройства подключаются к интерфейсу одинаковым образом (Рисунок 1).
Все сигналы интерфейса делятся на три основные группы – данных, адреса и управления. Многочисленные разновидности интерфейсов "Общая шина" обеспечивают передачу по раздельным или мультиплексированным линиям (шинам). Например, интерфейс Microbus, с которым работают большинство 8-разрядных МПС на базе i8080, передает адрес и данные по раздельным шинам, но некоторые управляющие сигналы передаются по шине данных. Интерфейс Q-bus, используемый в микро-ЭВМ фирмы DEC (отечественный аналог – микропроцессоры серии К1801) имеет мультиплексированную шину адреса/данных, по которой эта информация передается с разделением во времени. Естественно, что при наличии мультиплексированной шины в состав линий управления необходимо включать специальный сигнал, идентифицирующий тип информации на шине.
Обмен информацией по интерфейсу производится между двумя устройствами, одно из которых является активным, а другое – пассивным. Активное устройство формирует адреса пассивных устройств и управляющие сигналы. Активным устройством выступает, как правило, процессор, а пассивным – всегда память и некоторые ВУ. Однако иногда быстродействующие ВУ могут выступать в качестве задатчика (активного устройства) на интерфейсе, управляя обменом с памятью.
Концепция "Общей шины" предполагает, что обращения ко всем устройствам МПС производится в едином адресном пространстве, однако, в целях расширения числа адресуемых объектов, в некоторых системах искусственно разделяют адресные пространства памяти и ВУ, а иногда даже и памяти программ и памяти данных.
12 Подсистема памяти МПС
Распределение адресного пространства.
Объем адресного пространства МПС с интерфейсом "Общая шина" определяется главным образом разрядностью шины адреса и, кроме того, номенклатурой управляющих сигналов интерфейса. Управляющие сигналы могут определять тип объекта, к которому производится обращение (ОЗУ, ВУ, стек, специализированные ПЗУ и др.). В случае если МП не выдает сигналов, идентифицирующих пассивное устройство (или они не используются в МПС), – для селекции используются только адресные линии. Число адресуемых объектов составляет в этом случае 2k, где k - разрядность шины адреса. Будем называть такое адресное пространство "единым". Иногда говорят, что ВУ в едином адресном пространстве "отображены на память", т.е. адреса ВУ занимают адреса ячеек памяти. Пример организации селекции устройств в едином адресном пространстве МПС на базе i8080 и распределение адресного пространства показаны на рисунке 2 и рисунке 3 соответственно.
Рисунок 2 – Структура единого адресного пространства
|
0000
0FFF
|
1000
FEFF
|
FF00
FFFF
|
|
ПЗУ
4К
|
ОЗУ
до 59,75К
|
ВУ
0,25К
|
Рисунок 3 – Пример распределения единого адресного пространства
При небольших объемах памяти в МПС целесообразно использовать некоторые адресные линии непосредственно в качестве селектирующих (Рисунок 4), что позволяет уменьшить объем оборудования МПС за счет исключения селектора адреса. При этом, однако, адресное пространство используется крайне неэффективно.
При использовании информации о типе устройства, к которому идет обращение, можно одни и те же адреса назначать для разных устройств, осуществляя селекцию с помощью управляющих сигналов.
Так, большинство МП выдают в той или иной форме информацию о типе обращения. В результате в большинстве интерфейсов присутствуют отдельные управляющие линии для обращения к памяти и вводу/ выводу, реже - стеку или специализированному ПЗУ. В результате суммарный объем адресного пространства МПС может превышать величину 2k.
Рисунок 4 – Использование адресных линий для прямой селекции устройств
1.3 Устройства памяти
Устройства памяти микропроцессорной системы (МПС) могут быть внешними (винчестер, дисковод, CD-ROM и т.д.) и внутренними (ОЗУ, ПЗУ).
В данной курсовой работе рассматривается внутренняя память МПС, которая может быть:
- постоянной (ROM) или ПЗУ,
- оперативной (RAM) или ОЗУ.
В свою очередь ПЗУ по способу записи/перезаписи информации различаются следующим образом.
ПЗУ – постоянные запоминающие устройства, в основу которых положены диодные матрицы. Матрицы прожигаются на заводе-изготовителе, пользователь ничего изменить не может (рисунок 5). При подаче U > Uдоп диод сгорает, остается перемычка; при сгоревшем диоде Uузла = 0; при функционирующем диоде Uузла = 1
ППЗУ – перепрограммируемые ПЗУ (матрицы поставляются пользователю с уровнем 1 во всех узлах, пользователь может только один раз прожечь матрицу по своей программе).
РПЗУ – репрограммируемые (т.е. многократно программируемые) ПЗУ.
Рисунок 5 – Элемент диодной матрицы.
По способу стирания информации РПЗУ могут быть: ультрафиолетовыми и электрическими.
Оперативные запоминающие устройства ОЗУ могут быть: динамическими (DRAM) и статическими (SRAM).
В динамических ОЗУ, построенных на МОП-транзисторных ячейках с дополнительной емкостью, информация после считывания пропадает, поэтому требуется ее регенерация (восстановление), а значит, такие ОЗУ при своей очевидной дешевизне имеют низкое быстродействие.
Статические ОЗУ, построенные на триггерных ячейках, хранят информацию после считывания и регенерации не требуют, имеют высокое быстродействие, хотя и существенно дороже динамических ОЗУ.
Современные схемы ОЗУ сочетают в себе обе технологии (SDRAM).
1.4 Статические ОЗУ. Принципы построения
Рисунок 6 – Микросхема статической памяти
Шина адреса (рисунок 6) подключается к микросхеме памяти по N адресным входам: A0 – AN –1.
Шина данных подключается по входам/выходам D, количество которых зависит от того, сколько матриц размещено в кристалле.
CS – вход выборки кристалла, управляет подключением буфера данных к шине.
– вход запись/чтения, определяет подключение входного или выходного буфера данных к шине данных.
Рассмотрим принцип выбора ячейки памяти по адресу.
Входы адресной шины подключаются к дешифраторам (DC) строки и столбца матрицы. Предположим, что к микросхеме подключается четыре адресных линии (А0 – А3), причем линии А0, А1 подаются на DC строки, а линии А2, А3 – на DC столбца.
а)
б)
Рисунок 7– Выбор ячейки по адресу: а – триггера; б – элемента матрицы
Предположим, что на адресных входах указан адрес 9, т.е. 1001.
Таким образом, DC строки по А0 =1, А1 =0 установит 1 на выходе 1, а DC столбца по А2 =0, А3 =1 установит 1 на выходе 2.
Во всех узлах матрицы расположены триггеры. Вход синхронизации триггера и его выход на общую для данной матрицы линию данных подключаются, как показано на рисунке 7, а.
Очевидно, что функционировать будет только тот триггер, у которого на входы элемента И от DC строки и DC столбца попадут 1.
В нашем случае будет выбран элемент матрицы, обведенный в кружок (рисунок 7, б).
1.5 Принцип записи/чтения информации
Инициализируем элемент матрицы, подав адрес на адресные входы. Теперь покажем, как будет происходить процесс записи/чтения данных. Заметим, что каждая матрица имеет один общий провод данных, т.е. каждый разряд данных записан в своей матрице. Адресация таких матриц производится параллельно.
Рассмотрим обращение к одному разряду данных. Только при подаче на вход CS уровня 0 (рис. 8) на выходе управляющих схем буферов чтения и записи может появиться 1. Причем на выходе управления буфером записи 1 появится при 0 на входе , а на выходе управления буфером чтения – при 1 на .
Рисунок 8 – Функции входов CS и
1.6 Построение пространства памяти заданного объема
Из микросхем SRAM небольшой емкости можно составить память любого заданного объема. Предположим, что в нашем распоряжении есть микросхемы SRAM емкостью 2564. Необходимо составить память устройства емкостью 1 Кбайт или 1К8. Схема 2564 имеет 4 матрицы по 256 ячеек (256 = 28), т.е. схема имеет 8 адресных входов.
Рисунок 9 – Микросхема памяти 2564
Для того чтобы обеспечить чтение/запись байта информации, надо добавить еще 4 матрицы внешним соединением (т.е. объединить 2 микросхемы).
Получим эквивалентную схему, позволяющую хранить 256 байт информации.
Для построения памяти на 1 Кбайт необходимо 4 таких схемы:
1К = 210; 210 / 28 = 22 = 4.
Рисунок 10 – Получение эквивалентной схемы 2568
Доступ к такой памяти осуществляется по 10 адресным линиям (1К = 210): непосредственно к схеме подключаются 8 адресных линий, а 2 – к дешифратору, с помощью которого выбирается одно из 4 направлений.
Общая схема памяти (рисунок 11) составлена из эквивалентных схем (рисунок 10), исходная микросхема представлена на рисунке 9.
Рисунок 11 – Схема оперативной статической памяти объемом 1Кбайт
2. Практическая часть
Построить внутреннюю память процессорной системы, состоящую из ПЗУ и статического ОЗУ. Процессорная система работает в реальном режиме.
Разрядность ША - 20, ШД - 8.
|
ПЗУ
|
ОЗУ
|
|
от 00000 до 03FFF
|
от 80000 до 9FFFF
|
|
16К * 8
|
64К * 4
|
Адреса, покрываемые пространствами ПЗУ и ОЗУ, и емкость микросхемы выбрать из табл. 1.
Табл. 1.
Определение емкости ПЗУ и ОЗУ
По полученному диапазону адресов определим емкость ПЗУ и ОЗУ.
Определим количество изменяющихся разрядов и запишем адрес в двоичном коде.
ПЗУ
ПЗУ от 00000 до 03FFF
Начальный адрес: 000000000000000000002.
Конечный адрес: 000000111111111111112.
Изменились 14 разрядов, значит, емкость ПЗУ - 214.
Для 8-разрядной шины данных емкость ПЗУ 214*8:
214 = 210*24,
210 = 1К - килобайт, таким образом, емкость ПЗУ равна 16К*8.
ОЗУ
ОЗУ от 80000 до 9FFFF
Начальный адрес: 100000000000000000002.
Конечный адрес: 100111111111111111112.
Изменилось 17 разрядов.
Для 8-разрядной шины данных емкость ОЗУ равна:
217*8,
217 = 210*27
210 = 1К - килобайт, таким образом, емкость ОЗУ равна 128К*8.
Для изображения схемы необходимо определить емкости микросхем ОЗУ и ПЗУ. ПЗУ имеет емкость 16К*8 (рис. 1), а ОЗУ - 64К*4 (рис. 2).Таким образом, схема ПЗУ имеет 14 адресных входов 16К = 214, восемь вход/ выход данных и вход CS (выборки кристалла). Схема ОЗУ имеет 17 адресных входов 128К= 217, четыре вход/выход данных, входы CS и 
Рисунок 1 - Микросхема ПЗУ 16К*8
Рисунок 2 - Микросхема ОЗУ 64К*4
Структура ПЗУ
Емкость ПЗУ - 16К*8. Емкость микросхемы 16К*8, значит, для получения нужной емкости ПЗУ построить одну микросхему (рис. 3).
Рисунок3 - Структура ПЗУ 16К*8
Структура ОЗУ
Емкость ОЗУ 128К*8, емкость микросхемы 64К*4, значит, для построения такого ОЗУ необходимо построить 2 микросхемы.
Рисунок 4 - Структура ОЗУ 128К*8
Общая структура памяти
По заданию начальные адреса ПЗУ и ОЗУ следующие:
ПЗУ (00000 – 000000000000000000002),
ОЗУ (80000 –100000000000000000002).
По состоянию разрядов: А19, А18 - 00 работает ПЗУ, а по состоянию А19, А18 - 01 работает ОЗУ. С помощью простейшей логики можно
построить дешифратор направлений ПЗУ/ОЗУ (рис. 5).
Рисунок 5 - Дешифратор направлений ПЗУ-ОЗУ
Рисунок 6 - Общая структура проектируемой памяти
Заключение
В данной курсовой работе была осуществлена задача разработки блока внутренней памяти процессорной системы, состоящую из ПЗУ и статического ОЗУ. Были описаны в аналитическом, структурном и расчетно-графическом виде все необходимые узлы и элементы.
При расчете данной курсовой работы использовались математические и графические пакеты, такие как:
Список литературы
1 Угрюмов Е.П. Цифровая схемотехника. СПб: БХВ-СПб, 2010.
2 Большие интегральные микросхемы запоминающих устройств: справочник. М.: Радио и связь, 2009.
|
|
|
|
|
|
ГОУ ВПО ТюмГНГУ ИКИС П.З.
|
|
|
|
|
|
|
|
|
Изм.
|
Лист
|
№ докум
|
Подпись
|
Дата
|
|
|
Разраб.
|
Баранов П.Ф.
|
|
|
Построение внутренней памяти процессорной системы
|
Лит.
|
Лист
|
Листов
|
|
Провер.
|
Пнева Т.П.
|
|
|
|
|
|
|
3
|
22
|
|
Реценз.
|
|
|
|
|
МТС 09-9-1
|
|
Н. Контр.
|
|
|
|
|
|
|
Утверд.
|
|
|
|
|
|
Изм.
Лист
№ докум.
Подпись
Дата
Лист
19
ГОУ ВПО ТюмГНГУ ИКИС П.З.
Изм.
Лист
№ докум.
Подпись
Дата
Лист
19
ГОУ ВПО ТюмГНГУ ИКИС П.З.
ВУ
ВУ
Процессор
Память
Интерфейс «Общая шина»
Изм.
Лист
№ докум.
одпись
Дата
Лист
20
ГОУ ВПО ТюмГНГУ ИКИС П.З.
Изм.
Лист
№ докум.
Подпись
Дата
Лист
20
ГОУ ВПО ТюмГНГУ ИКИС П.З.
Процессорный модуль
ОЗУ
ПЗУ
ВУ
АВ15:0
Селектор адреса
CS
CS
CS
Изм.
Лист
№ докум.
Подпись
Дата
Лист
21
ГОУ ВПО ТюмГНГУ ИКИС П.З.
Процессорный модуль
ОЗУ
ПЗУ
ВУ
АВ[15:0]
CS
CS
CS
10
10
А10
А11
А12
Изм.
Лист
№ докум.
Подпись
Дата
Лист
22
ГОУ ВПО ТюмГНГУ ИКИС П.З.
Изм.
Лист
№ докум.
Подпись
Дата
Лист
22
ГОУ ВПО ТюмГНГУ ИКИС П.З.
Изм.
Лист
№ докум.
Подпись
Дата
Лист
23
ГОУ ВПО ТюмГНГУ ИКИС П.З.
Изм.
Лист
№ докум.
Подпись
Дата
Лист
23
ГОУ ВПО ТюмГНГУ ИКИС П.З.
Изм.
Лист
№ докум.
Подпись
Дата
Лист
23
ГОУ ВПО ТюмГНГУ ИКИС П.З.
Изм.
Лист
№ докум.
Подпись
Дата
Лист
23
ГОУ ВПО ТюмГНГУ ИКИС П.З.
Изм.
Лист
№ докум.
Подпись
Дата
Лист
24
ГОУ ВПО ТюмГНГУ ИКИС П.З.
ИКИС ГОУ ВПО ТюмГНГУ П.З.
20
Лист
Дата
Подпись
№ докум.
Лист
Изм.
ИКИС ГОУ ВПО ТюмГНГУ П.З.
19
Лист
Дата
Подпись
№ докум.
Лист
Изм.
ИКИС ГОУ ВПО ТюмГНГУ П.З.
18
Лист
Дата
Подпись
№ докум.
Лист
Изм.
ИКИС ГОУ ВПО ТюмГНГУ П.З.
17
17
Лист
Дата
Подпись
№ докум.
Лист
Изм.
ИКИС ГОУ ВПО ТюмГНГУ П.З.
16
Лист
Дата
Подпись
№ докум.
Лист
Изм.
Изм.
Лист
№ докум.
Подпись
Дата
Лист
21
ГОУ ВПО ТюмГНГУ ИКИС П.З.
Изм.
Лист
№ докум.
Подпись
Дата
Лист
22
ГОУ ВПО ТюмГНГУ ИКИС П.З.
Построение внутренней памяти процессорной системы